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第2章运算方法和运算器74181ppt

归档日期:06-27       文本归类:定点运算      文章编辑:爱尚语录

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  2.5 定点运算器的组成 2.5.1 逻辑运算 2.5.2 多功能算术逻辑运算单元 2.5.3 内部总线 定点运算器的基本结构 2.5.1 逻辑运算 计算机中除了进行加、减、乘、除等基本算术运算外,还可对两个或一个逻辑数进行逻辑运算。 所谓逻辑数是指不带符号的二进制数。利用逻辑运算可以进行两个数的比较,或者从某个数中选取某几位等操作。 计算机中的逻辑运算,主要是指逻辑非、逻辑加、逻辑乘、逻辑异四种基本运算。 2.5.1 逻辑运算(续1) 逻辑非也称求反。对某数进行逻辑非运算,就是按位求反,常用变量上方加一横来表示。 设一个数x表示成:x= x0x1x2 …xn 对x求逻辑非,则有: x=z=z0z1z2 …zn zi= xi(i=0,1,2,…n) 2.5.1 逻辑运算(续2) 例21: x1=01001011,x2=11110000 求x1,x2 解: x1 =10110100 x2 =00001111 2.5.1 逻辑运算(续4) 例22:x=10100001,y=10011011, 求x∨y。 解: 1 0 1 0 0 0 0 1 x ∨1 0 0 1 1 0 1 1 y 1 0 1 1 1 0 1 1 z 即x∨y = 10111011 2.5.1 逻辑运算(续5) 对两数进行逻辑乘,就是按位求它们的“与”,所以逻辑乘又称“逻辑与”,常用记号“∧”或“·”来表示。 设有两数x和y,它们表示为 x= x0x1x2 …xn y= y0y1y2 …yn 若 x∧y=z=z0z1z2 …zn 则 zi= xi∧yi (i=0,1,2,…,n) 2.5.1 逻辑运算(续6) 例23:x=10111001,y=11110011, 求x∧y。 解: 1 0 1 1 1 0 0 1 x ∧1 1 1 1 0 0 1 1 y 1 0 1 1 0 0 0 1 z 即x∧y = 10110001 2.5.1 逻辑运算(续7) 对两数进行异就是按位求它们的模2和,所以逻辑异又称“按位加”,常用记号“⊕”表示。 设有两数x和y: x= x0x1x2 …xn y= y0y1y2 …yn 若x和y的逻辑异为z: x⊕y=z=z0z1z2 …zn 则 zi= xi⊕yi (i=0,1,2,…,n) 2.5.1 逻辑运算(续8) 例23:x=10101011,y=11001100, 求x⊕y。 解: 1 0 1 0 1 0 1 1 x ⊕ 1 1 0 0 1 1 0 0 y 0 1 1 0 0 1 1 1 z 即x⊕y = 01100111 2.5.1 逻辑运算(续9) 事实上,逻辑加还可以通过逻辑乘和逻辑 非来实现: zi=xi∨yi =xi∧yi 同样,逻辑乘也可以用逻辑加和逻辑非来 实现 : zi=xi∧yi =xi∨yi 2.5.2 多功能算术/逻辑运算单元(ALU) 由一位全加器(FA)构成的行波进位加法器,它可以实现补码数的加法运算和减法运算。 这种加法/减法器存在两个问题: 2.5.2 多功能算术/逻辑运算单元(ALU)续1) 一位全加器(FA)的逻辑表达式为: Fi=Ai⊕Bi⊕Ci Ci+1=AiBi+BiCi+CiAi 2.5.2 多功能算术/逻辑运算单元(ALU)续2 上式中进位下标用n+i代替原来全加器中的i,i代表集成在一片电路上的ALU的二进制位数。对于4位一片的ALU,i=0,1,2,3。 n代表若干片ALU组成更大字长的运算器时每片电路的最低位计数,例如当4片组成16位字长的运算器时,n=0,4,8,12。 2.逻辑表达式 控制参数S0 ,S1 ,S2 ,S3 分别控制输入Ai和Bi,产生Y和X 的函数。其中Yi是受S0 ,S1控制的Ai和Bi的组合函数,而Xi是受 S2 ,S3控制的Ai和Bi组合函数,其函数关系如表2.4所示。 4位之间采用先行进位公式,根据式(2.36),每一 位的进位公式可递推如下: 第0位向第1位的进位公式为: Cn+1=Y0+X0Cn 其中Cn是向第0位(末位)的进位。 第1位向第2位的进位公式为: Cn+2=Y1+X1Cn+1=Y1+Y0X1+X0X1Cn 第2位向第3位的进位公式为: Cn+3=Y2+X2Cn+2=Y2+Y1X1+Y0X1X2+X0X1X2Cn 第3位的进位输出(即整个4位运算进位输出)公式为: Cn+4=Y3+X3Cn+3=Y3+Y2X3+Y1X2X3+Y0X1X2X3+X0X1X2X3Cn G称为进位发生输出,P称为进位传送输出。在电路中多 加这两个进位输出的目的,是为了便于实现多片(组) ALU之间的先行进位,为此还需一个配合电路,称之为先 行进位发生器(CLA) 。 Cn+4是本片(组)的最后进位输出。逻辑表达式表明, 这是一个先行进位逻辑。换句线位的进位输入 Cn可以直接传送到最高位上去,因而可以实现高速运算。 2.5.2多功能算术/逻辑运算单元(ALU)续8 除了S0-S3四个控制端外,还有一个控制端M,它使用来控制ALU是进行算术运算还是进行逻辑运算的。 当M=0时,进行算术操作。M对进位信号没有任何影响。此时F不仅与本位的被操作数Y和操作数X有关,而且与本位的进位输出,即C有关。 当M=1时,进行逻辑操作。封锁了各位的进位输出,即C =0,各位的运算结果F仅与Y和X有关。 图2.11(b)示出了工作于负逻辑和正逻辑 操作数方式的74181ALU方框图。显然,这个器 件执行的正逻辑输入/输出方式的一组算术运 算和逻辑操作与负逻辑输入/输出方式的一组 算术运算和逻辑操作是等效的。 表2.5列出了74181ALU的运算功能表,它有两种工 作方式。对正逻辑操作数来说,算术运算称高电平操 作,逻辑运算称正逻辑操作(即高电平为“1”,低电平为 “0”)。对于负逻辑操作数来说,正好相反。由于S0-S3 有16种状态组合,因此对正逻辑输入与输出而言,有16 种算术运算功能和16种逻辑运算功能。同样,对于负 逻辑输入与输出而言,也有16种算术运算功能和16种 逻辑运算功能。 2.5.2多功能算术/逻辑运算单元(ALU)续13 74181ALU设置了P和G两个本组先行进位输出端。如果将四片74181的P,G输出端送入到74182先行进位部件(CLA),又可实现第二级的先行进位,即组与组之间的先行进位。 假设4片(组)74181的先行进位输出依次为P0,G0,G1,P1,P2,G2,P3,G3, 74182CLA所提供的进位逻辑关系如下: 2.5.2多功能算术/逻辑运算单元(ALU)续14 2.5.2多功能算术/逻辑运算单元(ALU)续15 如何用若干个74181ALU位片,与配套的74182 CLA在一起,构成一个全字长的ALU。 下图示出了用两个16位全先行进位部件级联组成的32位ALU逻辑方框图。在这个电路中使用了8个74181ALU和2个74182CLA器件。对一个16位来说,CLA部件构成了第二级的先行进位逻辑,即实现四个小组(位片)之间的先行进位,从而使全字长ALU的运算时间大大缩短。 2.5.3 内部总线) 根据总线所在位置,总线分为内部总线和外部总线两类。 内部总线是指CPU内各部件的连线 外部总线是指系统总线,即CPU与存储器、I/O系统之间的连线。 本节只讨论内部总线 内部总线) 按总线的逻辑结构来说,总线可分为单向传送总线和双向传送总线。 所谓单向总线,就是信息只能向一个方向传送 所谓双向总线,就是信息可以分两个方向传送,既可以发送数据,也可以接收数据。 2.5.3 内部总线(a)是带有缓冲驱动器的4位双向数据总线。 其中所用的基本电路就是三态逻辑电路。 当“发送”信号有效时,数据从左向右传送。 当“接收”信号有效时,数据从右向左传送。 这种类型的缓冲器通常根据它们的不同用途而分 别称为总线扩展器、总线 定点运算器的基本结构 运算器包括ALU\阵列乘除器\寄存器\多路开关\三态缓冲器\数据总线等逻辑部件。 运算器的设计,主要是围绕ALU和寄存器同数据总线之间如何传送操作数和运算结果进行的。 在决定方案时,需要考虑数据传送的方便性和操作速度,在微型机和单片机中还要考虑在硅片上制作总线的工艺。 计算机的运算器大体有如下三种结构形式 2.5.4 定点运算器的基本结构(续1) 单总线结构的运算器如(a)所示。所有部件都接同一总线上,所以数据可以在任何两个寄存器之间,或者在任一个寄存器和ALU之间传送。如果具有阵列乘法器或除法器,那么它们所处的位置应与ALU相当。 ??? 在同一时间内,只能有一个操作数放在单总线上。为了把两个操作数输入到ALU,需要分两次来做,而且还需要A,B两个缓冲寄存器。这种结构的主要缺点是操作速度较慢。 2.5.4 定点运算器的基本结构(续2) 双总线结构的运算器如(b)所示。 在这种结构中,两个操作数同时加到ALU进行运算,只需一次操作控制,而且马上就可以得到运算结果 两条总线各自把其数据送至ALU的输入端。特殊寄存器分为两组,分别与一条总线交换数据。通用寄存器中的数就可进入到任一组特殊寄存器中,使数据传送更为灵活。 ALU的输出不能直接加到总线上去。因为,当形成操作结果的输出时,两条总线都被输入数占据,因而必须在ALU输出端设置缓冲寄存器。 2.5.4 定点运算器的基本结构(续3) ALU的输入端分别由两条总线供给,ALU的输出与第3三条总线相连。运算操作可以在一步控制内完成。 由于ALU本身有时间延迟,所以打入输出结果的选通脉冲必须考虑到包括这个延迟。 总线旁路器。如果一个操作数不需要修改,而直接从总线,可以通过控制总线旁路器把数据传出;如果一个操作数传送时需要修改,那么就借助于ALU。 三总线结构的运算器的特点是操作时间快。 2.6 浮点运算方法和浮点运算器 2.6.1 浮点加法、减法运算 2.6.2 浮点乘法、除法运算 2.6.3 浮点运算流水线 浮点加法、减法运算 设有两个浮点数x和y,它们分别为: x=2Ex·Mx y=2Ey·My 其中Ex和Ey分别为数x和y的阶码, Mx和My为数x和y的尾数。 两浮点数进行加法和减法的运算规则是: x±y=(Mx2Ex-Ey±My)· 2Ey,Ex≤ Ey 2.6.1 浮点加法、减法运算(续1) 完成浮点加减运算的操作过程大体分为四步: 1. 0 操作数的检查; 2. 比较阶码大小并完成对阶; 3. 尾数进行加或减运算; 4. 结果规格化并进行舍入处理。 浮点加减运算的操作流程 2.6.1 浮点加法、减法运算(续2) ⑴ 0 操作数检查 浮点加减运算过程比定点运算过程复杂。如果判知两个操作数x或y中有一个数为0,即可得知运算结果而没有必要再进行后续的一系列操作以节省运算时间。 0操作数检查步骤则用来完成这一功能。 2.6.1 浮点加法、减法运算(续3) ⑵ 比较阶码大小并完成对阶 两浮点数进行加减,首先要看两数的阶码是否相同,即小数点位置是否对齐。若二数阶码相同,表示小数点是对齐的,就可以进行尾数的加减运算。若二数阶码不同,表示小数点位置没有对齐,必须使二数阶码相同,这个过程叫作对阶。 要对阶,首先应求出两数阶码Ex和Ey之差,即 △E = Ex-Ey 2.6.1 浮点加法、减法运算(续4) △E =0,表示Ex=Ey,两数阶码相等; △E 0,表示ExEy; △E 0,表示ExEy。 当Ex≠Ey 时,通过尾数的移动以改变Ex或Ey使之相等 原则上,既可以通过Mx移位以改变Ex来达到Ex=Ey,也可以通过My移位以改变Ey来实现Ex=Ey。 2.6.1 浮点加法、减法运算(续5) ⑶ 尾数求和运算 对阶结束后,即可进行尾数的求和运算。不论加法运算还是减法运算,都按加法进行操作,其方法与定点加减法运算完全一样。 2.6.1 浮点加法、减法运算(续6) ⑷ 结果规格化 在浮点加减运算时,尾数求和的结果也可以得到01.ф…ф或10.ф…ф,即两符号位不等,这在定点加减法运算中称为溢出,是不允许的。但在浮点运算中,它表明尾数求和结果的绝对值大于1,向左破坏了规格化。此时将运算结果右移以实现规格化表示,称为向右规格化,简称右规。规则是:尾数右移1位,阶码加1。 尾数不是1.M形式时,需向左规格化,简称左规。 2.6.1 浮点加法、减法运算(续7) ⑸ 舍入处理 在对阶或向右规格化时,尾数要向右移位,被右移的尾数的低位部分会被丢掉,从而造成一定误差,因此要进行舍入处理。 简单的舍入方法有两种: 一种是“0舍1入”法,即如果右移时被丢掉数位的最高位为0则舍去,1则将尾数的末位加“1”。 另一种是“恒置1”法,即只要数位被移掉,就在尾数的末尾恒置1。 2.6.1 浮点加法、减法运算(续8) IEEE754标准中,舍入处理提供了四种可选方法: 就近舍入 就是通常所说的“四舍五入”。 例如,尾数超出规定的23位的多余位数字是10010(10000),多余位的值超过规定的最低有效位值的一半(16),故最低有效位应增1。 若多余的5位是01111(10000),则简单的截尾即可。 对多余的5位10000这种特殊情况:若最低有效位为0则截尾;若为1,则向上进一位使其变为 0。 2.6.1 浮点加法、减法运算(续9) 朝0舍入 朝数轴原点方向舍入,就是简单的截尾。无论尾数是正还是负,截尾都使取值的绝对值比原值的绝对值小。这种方法容易导致误差积累。 朝+∞舍入 对正数,只要多余位不全为0则向最低有效位进1;对负数,则是简单的截尾。 朝-∞舍入 处理方法正好与 朝+∞舍入情况相反。对正数,只要多余位不全为0则简单截尾;对负数,向最低有效位进1。 2.6.1 浮点加法、减法运算(续10) ⑹ 浮点数的溢出 2.6.1 浮点加法、减法运算(续12) 阶码上溢 超过了阶码可能表示的最大值的正 指数值,一般将其认为是+∞和-∞。 阶码下溢 超过了阶码可能表示的最小值的负 指数值,一般将其认为是0。 尾数上溢 两个同符号尾数相加产生了最高位 向上的进位,将尾数右移,阶码增1来重新对齐。 尾数下溢 在将尾数右移时,尾数的最低有效位 从尾数域右端流出,要进行舍入处理。 2.6.1 浮点加法、减法运算(续11) 浮点数的溢出是以其阶码溢出表现出来的。 在加减运算过程中要检查是否产生了溢出:若阶码正常,加(减)运算正常结束;若阶码溢出,则要进行相应处理。另外对尾数的溢出也需要处理。 2.6.1 浮点加法、减法运算(续13) 2.6.2 浮点乘法、除法运算 设有两个浮点数x和y: x=2Ex·Mxy=2Ey·My 浮点乘法运算的规则是: x×y=2(Ex+Ey)·(Mx×My) (2.40) 即乘积的尾数是相乘两数的尾数之积,乘积的阶码是相乘两数的阶码之和。也有规格化与舍入等步骤。 2.6.2 浮点乘法、除法运算(续2) 浮点数的乘除运算大体分为四步: 第一步 0 操作数检查; 第二步 阶码加/减操作; 第三步 尾数乘/除操作; 第四步 结果规格化及舍入处理。 2.6.2 浮点乘法、除法运算(续3) ⑴ 浮点数的阶码运算 对阶码的运算有+1、-1、两阶码求和、两阶码求差四种,运算时还必须检查结果是否溢出。 在计算机中,阶码通常用补码或移码形式表示。 补码运算规则和判定溢出的方法,前面已经讲过。这里只对移码的运算规则和判定溢出的方法进行讲解。 2.6.2 浮点乘法、除法运算(续4) 移码的定义为(n+1位): [x]移=2n+x 2n>x≥-2n 按此定义,则有: [x]移+[y]移=2n+x+2n+y =2n+(2n+(x+y)) =2n+[x+y]移 即直接用移码实现求阶码之和时,结果的最高位 多加了个1,要得到正确的移码形式结果,必须对结果 的符号再执行一次求反。 2.6.2 浮点乘法、除法运算(续5) 混合使用移码和补码时,考虑到对同一个数值,移码和补码的数值位完全相同,而符号位正好完全相反。 [y]补的定义为: [y]补=2n+1+y 则求阶码和用如下方式完成: [x]移+[y]补=2n+x+2n+1+y =2n+1+(2n+(x+y)) 即:[x+y]移=[x]移+[y]补(mod 2n+1) (2.42) 同理:[x-y]移=[x]移+[-y]补 (2.43) 2.6.2 浮点乘法、除法运算(续6) 如果阶码运算的结果溢出,上述条件则不成立。 使用双符号位的阶码加法器,并规定移码的第二个符号位,即最高符号位恒用 0 参加加减运算. 溢出条件是结果的最高符号位为1。 低位符号位为 0,结果上溢;为1时,结果下溢。 当最高符号位为0时,表明没有溢出 低位符号位为 1,结果为正;为 0 时,结果为负。 2.6.2 浮点乘法、除法运算(续7) 2.6.2 浮点乘法、除法运算(续8) ⑵ 尾数处理 按定点小数乘除法运算规则进行尾数乘除运算。 浮点加减法对结果的规格化及舍入处理也适用于浮点乘除法。 2.6.2 浮点乘法、除法运算(续9) 2.6.2 浮点乘法、除法运算(续10) 当尾数用原码表示时,舍入规则比较简单。 2.6.2 浮点乘法、除法运算(续11) 尾数是用补码表示时,所用的舍入规则,应该与用原码表示时产生相同的处理效果。 具体规则是: 当丢失的各位均为0时,不必舍入 当丢失的最高位为0 时,以下各位不全为0 时,或者丢失的最高位为1,以下各位均为0时, 则舍去丢失位上的值 当丢失的最高位为1,以下各位不全为0 时,则执行在尾数最低位入1的修正操作。 2.6.2 浮点乘法、除法运算(续12) 例27:设[x1] 补=11.01100000,[x2] 补=11.01100001 [x3] 补=11.01101000, [x4] 补=11.01111001, 求执行只保留小数点后4位有效数字的舍入操作值。 2.6.2 浮点乘法、除法运算(续13) 例28:设有浮点数x= 2-5×0.0110011,y= 23×(-0.1110010)阶码用4位移码表示,尾数(含符号位)用8位补码表示。 求[x×y] 补。 要求用补码完成尾数乘法运算,运算结果尾数保留高8位(含符号位),并用尾数低位字长值处理舍入操作。 例28之解 移码采用双符号位,尾数补码采用单符号位,则有: [Mx]补=0.0110011, [My]补=1.0001110, [Ex]移=00 011, [Ey]移=01 011, [Ey]补=00 011, [x]浮=00 011, 0.0110011, [y]浮=01 011, 1.0001110 ⑴求阶码和 [Ex+Ey]移=[Ex]移+[Ey]补 =00 011+00 011=00 110, 值为-2。 例28之解(续) ⑵ 尾数乘法运算 采用补码阵列乘法器(用间接补码阵列乘法器)实现,即有,[Mx]补×[My]补 =[0.0110011]补×[1.0001110]补 =[1.1010010,1001010]补 ⑶ 规格化处理 乘积的尾数符号位与最高数值位符号相同,不是规格化的数,需要左规,阶码由00 110变为00 101(-3),尾数变为: 1.0100101,0010100。 2.6.3 浮点运算流水线 计算机的流水处理过程同工厂中的流水装配线类似。 为了实现流水,首先必须把输入的任务分割为一系列的子任务,使各子任务能在流水线的各个阶段并发地执行。将任务连续不断地输入流水线,从而实现了子任务的并行。 流水处理大幅度地改善了计算机的系统性能,是在计算机上实现时间并行性的一种非常经济的方法。 2.6.3 浮点运算流水线) 在流水线中,原则上要求各个阶段的处理时间都相同。若某一阶段的处理时间较长,势必造成其他阶段的空转等待。因此对子任务的划分,是决定流水线性能的一个关键因素,它取决于操作部分的效率、所期望的处理速度,以及成本价格等等。 假定作业 T 被分成 k 个子任务,可表达为 T={T1,T2,···,Tk} 各个子任务之间有一定的优先关系:若ij,则必须在 Ti 完成以后,Tj才能开始工作。具有这种线 浮点运算流水线) 处理一个子任务的过程为过程段(Si)。线性流水线由一系列串联的过程段组成,各个过程之间设有高速的缓冲寄存器(L),以暂时保存上一过程子任务处理的结果。在一个统一的时钟(C)控制下,数据从一个过程段流向相邻的过程段。 设过程段 Si所需的时间为τi,缓冲寄存器的延时 为τl,线性流水线的时钟周期定义为: τ=max{τi}+τl=τm+τl (2.44) 故流水线 浮点运算流水线) 在流水线处理中,当任务饱满时, 每隔一个时钟周期都能输出一个任务。从理论上说, 具有k 级过程段的流水线处理 n 个任务需要的时钟周期数为: Tk=k+(n-1) (2.45) 其中k个时钟周期用于处理第一个任务。K个周期后,流水线个周期就完成了。用非流水线的硬件来处理n个任务,时间上只能串行进行,则所需时钟周期数为: TL=n·k(2.46) 2.6.3 浮点运算流水线) 将TL和Tk的比值定义为k级线性流水线的加速比: Ck= = = (2.47) 由上式可以得出:当 nk 时, Ck-k 。 理论上k级线性流水线处理几乎可以提高k倍速度。但实际上由于存储器冲突、数据相关,这个理想的加速比不一定能达到。 例 X=1.1000× y=1.1100 × [例29]上述演示中 ,(1)假设每个过程段所需的时间为:求阶差τ1=70ns,对阶τ2=60ns,相加τ3=90ns,规格化τ4=80ns,缓冲寄存器L的延时为 tl=10ns, 求: (1) 4 级流水线加法器的加速比为多少? (2)如果每个过程段的时间相同,即都为75ns,(包括缓冲寄存器时间),加速比是多少? [例30] 已知计算一维向量x,y的求和表达式如下: x y z 试用4段的浮点加法流水线来实现一维向量的求 和运算,这4段流水线是阶码比较、对阶操作、尾数相 加、规格化。只要求画出向量加法计算流水时空图。 [解]:运算流水线对向量计算显示出很大的优越性,即 流水线被填“满”时具有较高的加速比和吞吐率。我们 用字母 C,S,A,N 分别表示流水线的阶码比较、对阶 操作、尾数相加、规格化四个段,那么向量加法计算 的流水时空图如图2.19所示。图中左面表示Xi,Yi两 个元素输入流水线的时间,右面表示求和结果Zi输出 流水线的时间。每隔一个时钟周期,流水线便吐出一 个运算结果。 2.6.4 浮点运算器实例 1. CPU之外的浮点运算器 以 80X87 浮点运算器为例,说明其特点和内部结构 (1)以异步方式与80386并行工作,80×87相当于386的一 个I/O部件,本身有它自己的指令,但不能单独使用,它只能 作为386主CPU的协处理器才能运算。因为真正的读写主存的工 作不是80×87完成,而是由386执行的。如果386从主存读取的 指令是80×87浮点运算指令,则它们以输出的方式把该指令送 到80×87,80×87接受后进行译码并执行浮点运算。80×87进 行运算期间,386可取下一条其他指令予以执行,因而实现了 并行工作。如果在80×87执行浮点运算指令过程中386又取来 了一条80×87指令,则80×87以给出“忙”的标志信号加以拒绝, 使386暂停向80×87发送命令。只有待80×87完成浮点运算而 取消“忙”的标志信号以后,386才可以进行一次发送操作。 (2)可处理包括二进制浮点数、二进制整数、和 压缩十进制数串三大类7种数据,其中浮点数的格式 符合IEEE754标准。7种数据类型在寄存器中表示如下: 字整数(16位整数) (二进制补码) 字整数(32位整数) (二进制补码) 字整数(64位整数) (二进制补码) 短实数(32位整数) 长实数(64位浮点数) 临时实数(80位浮点数) 十进数串(十进制18位) 上面的表格中S为一位符号位,0代表正,1代表 负。三种浮点数阶码的基值均为2。阶码值用移码表 示,尾数用原码表示。浮点数有32位、64位、80位三 种。80×87从存储器取数和向存储器写数时,均用80 位的临时实数和其他6种数据类型执行自动转换。全 部数据在80×87中均以80位临时数据的形式表示。因 此80×87具有80位字长的内部结构,并有八个80位字 长以“先进后出”方式管理的寄存器组,又称寄存器堆 栈。 图2.20示出80×87的内部结构逻辑框图。由图看 出,它不仅仅是一个浮点运算器,还包括了执行数据 运算所需要的全部控制路线。就运算部分讲,有处理 浮点数指数部分的部件和处理尾数部分的部件,还有 加速移位操作的移位器路线,它们通过指数总线位字长的寄存器堆栈相连接。这些寄 存器按“先进后出”方式工作,此时栈顶被用作累加器; 也可以按寄存器的编号直接访问任何一个寄存器。 为了保证操作的正确执行,80×87内部还设置了三个 各为16位字长的寄存器,分别为:特征寄存器、控制 寄存器和状态寄存器。 特征寄存器用每两位表示寄存器堆栈中每个寄存器的状态, 即特征值为00—11四种组合时表明相应的寄存器有正确数据、 数据为0、数据非法、无数据四种情况。 控制字寄存器用于控制80287的内部操作。 状态字寄存器用于表示80287的结果处理情况,例如当“忙” 标志为1时,表示正在执行一条浮点运算指令,为0则表示 80×87空闲。状态寄存器的低6位指出异常错误的6种类型,与 控制寄存器低6位相对应。当对应的控制寄存器位为0(未屏蔽) 而状态寄存器位为1时,因发生某种异常错误而产生中断请求。 2. CPU之内的浮点运算器 浮点运算流水线 TL Tk n·k k+(n-1) 非流水线时所需周期数 流水线. 0 0 1 0×24 其结果要进行规格化,将尾数向右移1位,阶码加1。即规格化的结果为1.0001×25。在图2.18标出了上述例子在每一个过程段和锁存器L中保存的流水运算结果值。 [解]:(1)加法器的流水线时钟周期至少为: τ=90ns+10ns=100ns 如果采用同样的逻辑电路,但不是流水线方式,则浮点加法所需的时间为:τ1+τ2+τ3+τ4 =300ns 因此,4级流水线加法器的加速比为: Ck=300/100=3 (2) 当每个过程段的时间都是75ns时,加速比为: Ck=300/75=4 浮点运算流水线.2 72.8 1.41 121 35.1 336 121.5 142.4 4.55? = + 15位 S 31位 S 63位 S 尾数(23位) 阶码 S 尾数(52位) 阶码 S 尾数(64位) 阶码 S d17d16…d1d0 -- S 浮点运算器实例 浮点运算器实例 当机器浮点数值大于最大正数A值,或小于最小负数B值时,称为上溢,这两种情况意味着阶码运算值超出了它所表示的范围,机器必须做中断处理。 当机器浮点数值小于最小正数a值,或大于最大负数b值时,称为下溢。下溢不是一个严重问题,通常看作为机器零。 例25: 设x=2010×0.11011011, y=2100×(-0.10101100), 求x+y。 [解]:为了便于直观理解,假设两数均以补码表示,阶码采用双符号位,尾数采用单符号位,则它们的浮点表示分别为: [x]浮=00 010,0.11011011 [y]浮=00 100,1.01010100 1 求阶差并对阶 [△E]补=[Ex-Ey]补=[Ex]补+[-Ey]补 =00 010+11 100=11 110 即△E的线,x的阶码小,应使Mx右移2位,Ex+2, [x]浮=00 100,0.00110110(11) 其中(11)表示Mx右移2位后移出的最低两位数。 [例25] 2 尾数求和 0. 0 0 1 1 0 1 1 0 (11) + 1. 0 1 0 1 0 1 0 0 1. 1 0 0 0 1 0 1 0 (11) [x]浮=00 010,0.11011011 [y]浮=00 100,1.01010100 3规格化处理 ??? 尾数运算结果的符号位与最高数值位同值, 1.10001010(11) 应执行左规处理,结果为1.00010101(10), 阶码减1, 即:00 100+11 111= 00 011。 浮点运算 4舍入处理 采用0舍1入法处理,则有: 1. 0 0 0 1 0 1 0 1 +0. 0 0 0 0 0 0 0 1 1. 0 0 0 1 0 1 1 0 5判溢出 阶码符号位为00,不溢出,故得最终结果为 x+y=2011×(-0.11101010) 1.浮点乘法、除法运算规则 浮点除法运算的规则是: x÷y=2(Ex-Ey)·(Mx÷My) (2.41) 即商的尾数是相除两数的尾数之商,商的阶码是相除两数的阶码之差。也有规格化和舍入等步骤。 2.浮点乘、除法运算步骤 浮点乘法、除法运算 [例26]:x=+011,y=+110, 求[x+y]移 和 [x-y]移, 并判断是否溢出。 [解]:[x]移=01 011,[y]补=00 110, [-y]补=11 010 [x+y]移=[x]移+[y]补=10 001。 [x-y]移=[x]移+[-y]补=00 101 x-y= -3 结果上溢 结果正确 第一种简单方法--截断处理 无条件地丢掉正常尾数最低位之后的全部数值。这种办法被称为截断处理。 好处是处理简单 缺点是影响结果的精度。 第二种简单办法--舍入处理 运算过程中保留右移中移出的若干高位的值,最后再按某种规则用这些位上的值修正尾数。这种处理方法被称为舍入处理。 最简便的方法: 只要尾数的最低位为1,即形式为: .xx…x1 或移出的几位中有为1的数值位,即形式为: .xx…xx(x..1…xx) 则就使最低位的值为1。 0舍1入法: 当丢失的最高位为1时,即形式为: .xx…xx(1xx…xx) 把这个1加到最低数值位上进行修正,即 .xx…xx + .00…01 否则舍去丢失的的各位值,即形式为: .xx…xx(0xx…xx) 丢失这些多余位 这样处理时,舍入效果对正数负数相同,入将使数的绝对值变大,舍则使数的绝对值变小。 解:执行舍入操作后,其结果值分别为 [x1] 补=11.0110(不舍不入) [x2] 补=11.0110(舍) [x3] 补=11.0110(舍) [x4] 补=11.1000(入) ⑷舍入处理 尾数为负数,取尾数高位字长,按舍入 规则,舍去低位字长,故尾数为1.0100101 。 最终相乘结果为: [x×y]浮=00 101,1.0100101 其线. 流水线原理 处理一个子任务 的过程 高速缓冲寄存器 统一的时钟 CAI演示 浮点运算流水线Cn Cn+z=G2+P2Cn+y=G2+G1P2+G0P1P2+P0P1P2Cn (2.38) Cn+4 =G3+P3Cn+z=G3+G2P3+G1P2P3+G0P1P2P3+P0P1P2P3Cn =G*+P*Cn 其中: 成组进位传送输出: P*=P0P1P2P3 成组进位发生输出:G*=G3+G2P3+G1P2P3+G0P1P2P3 根据以上表达式,用TTL器件实现的成组 先行进位部件74182的逻辑电路图如图2.12所 示 其中G*称为成组进位发生输出,P*称为成组 进位传送输出。 CAI P* =P0 P1 P2P3 =P0 + P1 + P2+P3 G*=G3+G2P3+ G1P2P3 +G0P1P2P3 =G3(G2+P3)( G1+P2+P3 )(G0+P1+P2+P3 ) =G3P3+P2G2G3+ P1G1G2G3+G0G1G2G3 图2.13用两个16位全先行进位部件级联组成的32位ALU(组内先行进位,组间串行进位) 进位同时生成 用两级CLA(74182)级联组成的 64位具有全先行进位的ALU 由于计算机内部的主要工作过程是信息传送和加工的过程,因此在机器内部各部件之间的数据传送非常频繁。为了减少内部的传送线并便于控制,通常将一些寄存器之间数据传送的通路加以归并,组成总线结构,使不同来源的信息在此传输线上分时传送。(总线是计算机内各部件之间传送信息的公用的一组连线 内部总线 发送 接收 发送 接收 若E=0,触发器Q保持原值,数据D被封锁,不接收。而三态门被打开,锁存器的数据经三态门发送到数据总线,触发器接收数据D,Q=D。而三态门被禁止,因而数据总线D上的数据只能被接收到锁存器。 E输入端控制D的输入 发送 接收 图2.14(b)所示的是带有锁存器的4位双向数据总 线。它主要由一个DE触发器和一个三态缓冲器组成。 DE触发器是在一个普通D触发器上另加一个E输入端 (允许端)而构成的。此处E输入端用以控制D的输入。 若E=0,触发器的输入D被封锁,即使D为“1”,也不能 输入。 ??? 当接收数据时,E=1,三态门被禁止,因而数据总 线上的数据只能被接收到锁存器。 ??? 当发送数据时,E=0,触发器的输入D被封锁,而 三态门被打开,因而锁存器的数据经三态门发送到数 据总线. 单总线结构的运算器 ① ② ③ 注意到: 虽然在这种结构中,输入数据和操作结果需 要三次串行的选通操作,但它并不会对每种指令都 增加很多执行时间。只有在对全都是CPU寄存器中 的两个操作数进行操作时,单总线结构的运算器才 会造成一定的时间损失。但是由于它只控制一条 总线,故控制电路比较简单。 2. 双总线结构的运算器 ① ② ① 在双总线结构的运算其中,操作的控制要分 两步完成: 1.在ALU的两个输入端输入操作数,形成结果 并送入缓冲寄存器; 2.把结果送入目的寄存器。假如在总线和 ALU输入端之间再各加一个输入缓冲寄存器,?并把 两个输入数先放至这两个缓冲寄存器,那么,ALU输 出端就可以直接把操作结果送至? 总线. 三总线结构的运算器 ① ① ① 浮点运算 0操作数检查 对阶操作 尾数相加 结果规格化、舍入处理 (CAI演示) ??? 但是,由于浮点表示的数多是规格化的,尾数左移 会引起最高有效位的丢失,造成很大误差。尾数右移 虽引起最低有效位的丢失,但造成误差较小。因此, 对阶操作规定使尾数右移,尾数右移后阶码作相应增 加,其数值保持不变。显然,一个增加后的阶码与另 一个阶码相等,增加的阶码的一定是小阶。因此在对 阶时,总是使小阶向大阶看齐,即小阶的尾数向右移 位(相当于小数点左移)每右移一位,其阶码加1,直 到两数的阶码相等为止,右移的位数等于阶差△E。 * * 1.逻辑非运算 ˉ ˉ ˉ ˉ ˉ ˉ 3.逻辑乘运算 4.逻辑异运算 一是由于串行进位,它的运算时间很长。假如加法器由n位全加器构成,每一位的进位延迟时间为20ns,那么最坏情况下,进位信号从最低位传递到最高位而最后输出稳定,至少需要n*20ns,这在高速计算中显然是不利的。 二是就行波进位加法器本身来说,它只能完成加法和减法两种操作而不能完成逻辑操作。本节我们介绍的多功能算术/逻辑运算单元(ALU)不仅具有多种算术运算和逻辑运算的功能,而且具有先行进位逻辑,从而能实现高速运算。 1.基本思想 将Ai和Bi先组合成由控制参数S0,S1,S2,S3控制的组合函数Xi和Yi,然后再将Xi,Yi和下一位进位数通过全加器进行全加。这样,不同的控制参数可以得到不同的组合函数,因而能够实现多种算术运算和逻辑运算。因此,一位算术/逻辑运算单元的逻辑表达式为: Fi=Xi⊕Yi⊕Cn+i Cn+i+1=XiYi+YiCn+i+Cn+iXi 图2.10 ALU的逻辑结构原理框图 表2.4 与控制参数和输入量的关系 Ai 1 1 0 1 1 Ai + Bi 1 0 Ai Bi 1 0 Ai + Bi 0 1 Ai Bi 0 1 1 0 0 Ai 0 0 Xi S2 S3 Yi S0 S1 根据上面所列的函数关系,即可列出Xi和Yi的逻辑表达式: Xi=S2S3+S2S3(Ai+Bi)+S2S3(Ai+Bi)+S2S3Ai Yi=S0S1Ai+S0S1AiBi+S0S1AiBi 根据上面所列的函数关系,化简Yi的逻辑表达式得: Yi=S0S1Ai+S0S1AiBi+S0S1AiBi =Ai(S0S1+S0S1Bi+S0S1Bi) =Ai(S0S1(Bi+Bi)+S0S1Bi+S0S1Bi) =Ai(S0Bi+S1Bi) =Ai +(S0+Bi )(S1+Bi) =Ai +(S0S1+S0Bi +S1Bi) =Ai+S0Bi+S1Bi 根据上面所列的函数关系,化简Xi的逻辑表达式得: Xi=S2S3+S2S3(Ai+Bi)+S2S3(Ai+Bi)+S2S3Ai =S2S3+S2Ai+S2Bi+S3Ai+S3Bi+S2S3Ai =S2S3+S2Ai+S2Bi+S3Bi +Ai(S3 +S2) =S2S3+S2Ai+S2Bi+S3Bi +AiS3 +AiS2 =S2S3+Ai+S2Bi+S3Bi +AiS3 =S2S3+S2Ai+ Ai Ai +Ai (Bi +Bi)+S2Bi+S3Bi +AiS3 + Bi Bi =S2(S3 +Ai+Bi)+Ai (S3 +Ai+Bi)+Bi (S3 +Ai+Bi) = (S3 +Ai+Bi) ( S2 +Ai+Bi) =S3AiBi+S2AiBi Ai 1 1 0 1 1 Ai + Bi 1 0 Ai Bi 1 0 Ai + Bi 0 1 Ai Bi 0 1 1 0 0 Ai 0 0 Xi S2 S3 Yi S0 S1 进一步化简可得: Xi=S3AiBi+S2AiBi Yi=Ai+S0Bi+S1Bi Xi Yi = S3AiBi+S2AiBi · Ai+S0Bi+S1Bi =Yi 将Xi 和Yi代入前面的进位表达式,可简化为: Cn+i+1=Yi+Xi Cn+ i =S3AiBi+S2AiBi +Ai+S0Bi+S1Bi =Ai+S0Bi+S1Bi =Yi 定点运算器的组成 综上所述,ALU的某一位逻辑表达式如下: Xi=S3AiBi+S2AiBi Yi=Ai+S0Bi+S1Bi Fi=Xi⊕Yi⊕Cn+i Cn+i+1=Yi+Xi Cn+ i (2.36) 定点运算器的组成 设: G=Y3+Y2X3+Y1X2X3+Y0X1X2X3 P=X0X1X2X3 则:Cn+4=G+PCn 设: G=Y3+Y2X3+Y1X2X3+Y0X1X2X3 P=X0X1X2X3 则:Cn+4=G+PCn 定点运算器的组成 图2.11(a)示出了用负逻辑表示的4位 算术/逻辑运算单元(ALU)的逻辑电路图 (CAI演示),它是根据上面的原始推导公 式用TTL电路实现的。 这个器件的商业标号为74181ALU。 M (Y2+Y1X2 +Y0X1X2+X0X1X2Cn)=M Cn+3 M (Y1+Y0X1+X0X1Cn)=M Cn+2 Y3+Y2X3+Y1X2X3+Y0X1X2X3 =G X0X1X2X3 =P P G+Cn G=G+P Cn=Cn+4 =Cn+4 Yi=Ai +S0Bi+S1Bi Xi=S3Ai Bi+S2AiBi M(Y0+X0Cn) =M Cn+1 3.算术逻辑运算的实现 表2.5 74181ALU算术/逻辑运算功能表 注意: 表2.5中算术运算操作是用补码表示法来表示 的。其中“加”是指算术加,运算时要考虑进位,而 符号“+”是指“逻辑加”。其次,减法是用补码方法 进行的,其中数的反码是内部产生的,而结果输出 “A减B减1”,因此做减法时需在最末位产生一个强 迫进位(加1),以便产生“A减B”的结果。 另外,“A=B”输出端可指示两个数相等,因此 它与其他ALU的“A=B”输出端按“与”逻辑连接后, 可以检测两个数的相等条件。 4.两级先行进位的ALU

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