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控制器部分习题解答

归档日期:07-04       文本归类:定点运算      文章编辑:爱尚语录

  控制器部分习题解答_工学_高等教育_教育专区。控制器部分习题解答 一、选择题 1、以下叙述中正确描述的句子是:______。 (A、D) A 同一个 CPU 周期中,可以并行执行的微操作叫相容性微操作 B 同一个 CPU 周期中,不可以并行执行的

  控制器部分习题解答 一、选择题 1、以下叙述中正确描述的句子是:______。 (A、D) A 同一个 CPU 周期中,可以并行执行的微操作叫相容性微操作 B 同一个 CPU 周期中,不可以并行执行的微操作叫相容性微操作 C 同一个 CPU 周期中,可以并行执行的微操作叫相斥性微操作 D 同一个 CPU 周期中,不可以并行执行的微操作叫相斥性微操作 2、 流水 CPU 是由一系列叫做 “段” 的处理线路所组成, 和具有 m 个并行部件的 CPU 相比, 一个 m 段流水 CPU______。 (A) A 具备同等水平的吞吐能力 B 不具备同等水平的吞吐能力 C 吞吐能力大于前者的吞吐能力 D 吞吐能力小于前者的吞吐能力 3、同步控制是______。 (C) A 只适用于 CPU 控制的方式 B 只适用于外围设备控制的方式 C 由统一时序信号控制的方式 D 所有指令执行时间都相同的方式 4、微程序控制器中,机器指令与微指令的关系是______。 (B) A. 每一条机器指令由一条微指令来执行 B. 每一条机器指令由一段微指令编写的微程序来解释执行 C. 每一条机器指令组成的程序可由一条微指令来执行 D. 一条微指令由若干条机器指令组成 5、由于 CPU 内部的操作速度较快,而 CPU 访问一次主存所花的时间较长,因此机器周期 通常用______来规定。 (A) A 主存中读取一个指令字的最短时间 B 主存中读取一个数据字的最长时间 C 主存中写入一个数据字的平均时间 D 主存中读取一个数据字的平均时间 6、指令周期是指______。 (C) A CPU 从主存取出一条指令的时间 ; B CPU 执行一条指令的时间 ; C CPU 从主存取出一条指令加上 CPU 执行这条指令的时间 ; D 时钟周期时间 ; 7、在 CPU 中跟踪指令后继地址的寄存器是______。 (B) A 主存地址寄存器 B 程序计数器 C 指令寄存器 D 状态条件寄存器 8、异步控制常用于______作为其主要控制方式。 (A) A 在单总线结构计算机中访问主存与外围设备时 ; B 微型机的 CPU 控制中 ; C 组合逻辑控制的 CPU 中 ; D 微程序控制器中 ; 9、微程序控制器中,机器指令与微指令的关系是______。 (B) A 每一条机器指令由一条微指令来执行 ; B 每一条机器指令由一段用微指令编成的微程序来解释执行 ; C 一段机器指令组成的程序可由一条微指令来执行 ; D 一条微指令由若干条机器指令组成 ; 10、同步传输之所以比异步传输具有较高的传输频率是因为同步传输______。 (B、D) A 不需要应答信号 ; B 总线长度较短 ; C 用一个公共时钟信号进行同步 ; D 各部件存取时间较为接近 ; 11、在某 CPU 中,设立了一条等待(WAIT)信号线,CPU 在存储器周期中 T 的φ 的下降沿采样 WAIT 线,请在下面的叙述中选出正确描述的句子:______。 (C、D) A 如 WAIT 线 周期,而插入一个 TW 周期 ; B TW 周期结束后,不管 WAIT 线状态如何,一定转入了 T3 周期 ; C TW 周期结束后,只要 WAIT 线为低,则继续插入一个 TW 周期,直到 WAIT 线 周期 ; D 有了 WAIT 线,就可使 CPU 与任何速度的存贮器相连接,保证 CPU 与存贮器连接时的时序 配合; 12、操作控制器的功能是______。 (D) A.产生时序信号 B.从主存取出一条指令 C.完成指令操作的译码 D.从主存取出指令,完成指令操作码译码,并产生有关的操作控制信号,以解释执行该指令 13、描述流水 CPU 基本概念不正确的句子是______。 (ABC) A.流水 CPU 是以空间并行性为原理构造的处理器 B.流水 CPU 一定是 RISC 机器 C.流水 CPU 一定是多媒体 CPU D.流水 CPU 是一种非常经济而实用的时间并行技术 14、带有处理器的设备一般称为______设备。 (A) A.智能化 B.交互式 C.远程通信 D.过程控制 二、填空题 1、 微程序设计技术是利用 A.______方法设计 B.______的一门技术。 具有规整性、 可维护性、 .______ C 等一系列优点。 (A.软件 B.操作控制 C.灵活性) 2、硬布线器的设计方法是:先画出 A. ______流程图,再利用 B. ______写出综合逻辑表达式,然后 用 C. ______等器件实现。 (A.指令周期 B.布尔代数 C.门电路和触发器) 3、CPU 从 A. ______取出一条指令并执行这条指令的时间和称为 B. ______。由于各种指 令的操作功能不同,各种指令的指令周期是 C. ______。 (A.存储器 B.指令周期 C.不相同的) 4、 当今的 CPU 芯片除了包括定点运算器和控制器外,还包括 A. ______,B. ______运算器和 C. ______管理等部件。 (A. Cache B. 浮点 C. 存储) 5、 流水 CPU 是以 A. ______为原理构造的处理器, 是一种非常 B. ______的并行技术。 目前的 C. ______ 微处理器几乎无一例外的使用了流水技术。 (A.时间并行性 B.经济而实用 C.高性能) 6、CPU 中至少有如下六类寄存器,除了 A.______寄存器,B.______计数器,C.______寄存器外,还 应有通用寄存器,状态条件寄存器,数据缓冲寄存器。 (A.指令 B.程序 C.地址) 7、硬布线控制器的基本思想是:某一微操作控制信号是 A.______译码输出,B.______信号和 C.______信号的逻辑函数.(A.指令操作码 B.时序 C.状态条件) 8、CPU 周期也称为 A.______;一个 CPU 周期包含若干个 B.______。任何一条指令的指令周期至少 需要 C.______个 CPU 周期。 (A.机器周期 B.时钟周期 C. 2) 9、RISC CPU 是克服 CISC 机器缺点的基础上发展起来的,它具有的三个基本要素是: (1)一个有 限的 A.______; (2) CPU 配备大量的 B.______; (3) 强调 C.______的优化。 (A.简单指令系统 B. 通用寄存器 C.指令流水线、CPU 从 A______取出一条指令并执行这条指令的时间和称为 B______。由于各种指令的操作功能 不同,各种指令的时间和是不同的,但在流水线 CPU 中要力求做到 C______。 (A.存储器 B. 指 令周期 C.一致) 11、CPU 中,保存当前正在执行的指令的寄存器为 A______,保存当前正在执行的指令的地址的寄 存器为 B______,保存 CPU 访存地址的寄存器为 C______。 .指令寄存器 IR (A PC C.内存地址寄存器 AR) B.程序计数器 12、并行处理技术已经成为计算机发展的主流。它可贯穿于信息加工的各个步骤和阶段概括起来, 主要有三种形式:A______并行;B______并行;C______并行。 (A.时间 B.空间 C.时间+ 空间) 三、应用题 1、 (11 分)已知某机采用微程序控制方式,其存储器容量为 512×48(位) ,微程序在整个控制存储 器中实现转移,可控制微程序的条件共 4 个,微指令采用水平型格式,后继微指令地址采用断定方 式,如图所示: 微命令字段 判别测试字段 下地址字段 ←操作控制→ ←—————— 顺序控制 ————————→ (1) 微指令中的三个字段分别应多少位? (2) 画出对应这种微指令格式的微程序控制器逻辑框图。 解: (1) 假设判别测试字段中每一位为一个判别标志, 那么由于有 4 个转移条件, 故该字段为 4 位, (如采用字段译码只需 3 位) ,下地址字段为 9 位,因为控制容量为 512 单元,微命令字段是( 48 – 4 - 9 )= 35 位。 (2)对应上述微指令格式的微程序控制器逻辑框图 B1.2 如下:其中微地址寄存器对应下地址 字段,P 字段即为判别测试字段,控制字段即为微命令子段,后两部分组成微指令寄存器。地址转 移逻辑的输入是指令寄存器 OP 码,各状态条件以及判别测试字段所给的判别标志(某一位为 1) , 其输出修改微地址寄存器的适当位数,从而实现微程序的分支转移。 图 B1.2 2、 (11 分)假设某计算机的运算器框图如图 B2.2 所示,其中 ALU 为 16 位的加法器(高电平工作) , SA 、SB 为 16 位锁存器,4 个通用寄存器由 D 触发器组成,O 端输出,其读写控制如下表所示: 写控制 读控制 W 1 1 1 1 0 WA0 0 0 1 1 x WA1 0 1 0 1 x 选择 R0 R1 R2 R3 不写入 R0 1 1 1 1 0 RA0 0 0 1 1 x RA1 0 1 0 1 x 选择 R0 R1 R2 R3 不读出 图 B2.2 要求: (1)设计微指令格式。 (2)画出 ADD,SUB 两条微指令程序流程图。 解: 各字段意义如下:F1—读 RO—R3 的选择控制。 F2—写 RO—R3 的选择控制。 F3—打入 SA 的控制信号。 F4—打入 SB 的控制信号。 F5—打开非反向三态门的控制信号 LDALU。 F6—打开反向三态门的控制信号 LDALU ,并使加法器最低位加 1。 F7-锁存器 SB 清零 RESET 信号。 F8- 一段微程序结束,转入取机器指令的控制信号。 R— 寄存器读命令 W—寄存器写命令 (2)ADD、SUB 两条指令的微程序流程图见图 B2.3 所示。 图 B2.3 3、(11 分)图 B3.1 所示的处理机逻辑框图中,有两条独立的总线和两个独立的存贮器。已知指令存 贮器 IM 最大容量为 16384 字(字长 18 位) ,数据存贮器 DM 最大容量是 65536 字(字长 16 位) 。 各寄存器均有“打入” in)和“送出” out)控制命令,但图中未标出。 (R (R 图 B3.1 设处理机格式为: 17 10 9 0 OP X 加法指令可写为“ADD X(R1)。其功能是(AC0) + ( i) + X)→AC1,其中( i)+ X) ” (R (R 部分通过寻址方式指向数据存贮器,现取 Ri 为 R1。试画出 ADD 指令从取指令开始到执行结束的操 作序列图,写明基本操作步骤和相应的微操作控制信号。 解:加法指令“ADD X(Ri)”是一条隐含指令,其中一个操作数来自 AC0,另一个操作数在数 据存贮器中,地址由通用寄存器的内容(Ri)加上指令格式中的 X 量值决定,可认为这是一种变址 寻址。因此,指令周期的操作流程图如图 B3.4:相应的微操作控制信号列在框图外。 图 B3.4 图 B3.5 4、 (11 分)某计算机有 8 条微指令 I1—I8,每条微指令所包含的微命令控制信号见下表 ,a—j 分别对应 10 种不同性质的微命令信号。假设一条微指令的控制字段仅限 8 位, 请安排微指令的控制字段格式。 解:为了压缩指令字的长度,必须设法把一个微指令周期中的互斥性微命令信号组合在一个小组中, 进行分组译码。 经分析, ,f ,h)和(b, i, j)可分别组成两个小组或两个字段,然后进行译码,可得六个微命 (e 令信号,剩下的 a, c, d, g 四个微命令信号可进行直接控制,其整个控制字段组成如下: 01 c 01 b 直接控制 10 f 10 i a c d g 11 g 11 j × × × 4位 × × 2位 × 2位 × × 5、 (11 分)运算器结构如图 B5.2 所示,R1 ,R2,R3 是三个寄存器,A 和 B 是两个三选一的多路开 关,通路的选择由 AS0 ,AS1 和 BS0 ,BS1 端控制,例如 BS0BS1 = 11 时,选择 R3 ,BS0BS1 = 01 时, 选择 R1??,ALU 是算术 / 逻辑单元。S1S2 为它的两个操作控制端。其功能如下: 图 B5.2 S1S2 = 00 时,ALU 输出 = A S1S2 = 01 时,ALU 输出 = A + B S1S2 = 10 时,ALU 输出 = A – B S1S2 = 11 时,ALU 输出 = A⊕B 请设计控制运算器通路的微指令格式。 解: 采用水平微指令格式,且直接控制方式,顺序控制字段假设 4 位,其中一位判别测试位: 2位 AS0 AS1 2位 S1 S2 2位 BS0 BS1 3位 LDR1,LDR2 ,LDR3 1位 P 3位 μAR1,μAR2,μAR3 ←——————————直接控制———————————→ ←——顺序控制 当 P = 0 时,直接用μ AR1——μ AR3 形成下一个微地址。 当 P = 1 时,对μ AR3 进行修改后形成下一个微地址。 6、 (11 分)某计算机有如下部件:ALU,移位器,主存 M,主存数据寄存器 MDR,主存地址寄存器 MAR, 指令寄存器 IR,通用寄存器 R0——R3 ,暂存器 C 和 D。 (1)请将各逻辑部件组成一个数据通路,并标明数据流向。 (2)画出“ADD R1, 2)+ ”指令的指令周期流程图,指令功能是 (R1)+( 2) (R (R )→R1。 移位器 IR R0 MBR PC ALU R1 C R2 M MAR D 图 B6.2 解: (1)各功能部件联结成如图所示数据通路: R3 移位器 IR PC R0 R1 R2 R3 MBR ALU +1 C D M MAR 图 B 6.4 (2)此指令为 RS 型指令,一个操作数在 R1 中,另一个操作数在 R2 为地址的内存单元中,相加结 果放在 R1 中。 送当前指令地址到 MAR (PC)→ MAR M→MBR→IR, (PC)+ 1 译码 (R1)→C 取当前指令到 IR, PC + 1,为取下条指令做好准备 ① (R2)→MAR M→MBR→D ② ③ ④ (C)+(D)→R1 图 B 6.5 (说明):①:取 R1 操作数→C 暂存器。②:送地址到 MAR。③:取出内存单元中的操作数→D 暂存 器。④:相加后将和数→R1。 7、 (11 分)图 B8.2 给出了微程序控制的部分微指令序列,图中每一框代表一条微指令。分支点 a 由指令寄存器 IR5 ,IR6 两位决定,分支点 b 由条件码标志 c 决定。现采用断定方式实现微程序的程 序控制,已知微地址寄存器长度为 8 位,要求: (1)设计实现该微指令序列的微指令字顺序控制字段的格式。 (2)画出微地址转移逻辑图。 图 B8.2 解: (1)已知微地址寄存器长度为 8 位,故推知控存容量为 256 单元。所给条件中微程序有两处分 支转移。如不考虑他分支转移,则需要判别测试位 P1 ,P2(直接控制) ,故顺序控制字段共 10 位, 其格式如下,AI 表示微地址寄存器: P1 P2 A1,A2 ? A8 判别字段 下地址字段 (2)转移逻辑表达式如下: A8 = P1·IR6·TI A7 = P1·IR5·TI A6 = P2·C0·TI 其中 TI 为节拍脉冲信号。在 P1 条件下,当 IR6 = 1 时,TI 脉冲到来时微地址寄存器的第 8 位 A8 将置“1” ,从而将该位由“0”修改为“1” 。如果 IR6 = 0,则 A8 的“0”状态保持不变,A7, A6 的修改也类似。 根据转移逻辑表达式,很容易画出转移逻辑电路图,可用触发器强制端实现 8、 (11 分)CPU 结构如图 B9.1 所示,其中有一个累加寄存器 AC,一个状态条件寄存器,各部分 之间的连线表示数据通路,箭头表示信息传送方向。 (1) 标明图中四个寄存器的名称。 (2) 简述指令从主存取到控制器的数据通路。 (3) 简述数据在运算器和主存之间进行存 / 取访问的数据通路。 图 B9.1 解: (1)a 为数据缓冲寄存器 DR ,b 为指令寄存器 IR ,c 为主存地址寄存器,d 为程序计数器 PC。 (2)主存 M →缓冲寄存器 DR →指令寄存器 IR →操作控制器。 (3)存贮器读 :M →DR →ALU →AC 存贮器写 :AC →DR →M 9、 (11 分)今有 4 级流水线分别完成取值、指令译码并取数、运算、送结果四步操作, 今假设完成各步操作的时间依次为 100ns,100ns,80ns,50ns。 请问: (1)流水线的操作周期应设计为多少? (2)若相邻两条指令发生数据相关,而且在硬件上不采取措施,那么第二条指令要推迟 多少时间进行。 (3)如果在硬件设计上加以改进,至少需推迟多少时间? 解(1)流水线的操作时钟周期 t 按四步操作中最长时间来考虑,所以 t=100ns. (2)两条指令发生数据相关冲突情况: ADD R1,R2,R3 ; R2+R3-R1 SUB R4,R1,R5 ; R1-R5-R4 两条指令在流水线中执行情况如下表所示: 时钟 指令 ADD SUB IF ID IF EX ID WB EX WB 1 2 3 4 5 6 7 ADD 指令在时钟 4 时将结果写入寄存器堆(R1),但 SUB 指令在时钟 3 时读寄存器堆(R1).本来 ADD 指令应先写入 R1,SUB 指令后读 R1,结果变成 SUB 指令先读 R1,ADD 指令后写 R1,因而发生两条指 令间数据相关.如果硬件上不采取措施,第 2 条指令 SUB 至少应推迟 2 个操作时钟周期(2×100ns). (3)如果硬件上加以改进(采取旁路技术),可推迟 1 个操作时钟周期(100ns). 10、 (11 分)在流水 CPU 中,将一条指令从取指到执行结束的任务分割为一系列子任务,并使各子 任务在流水线的各个过程段并发地执行,从而使流水 CPU 具有更强大的数据吞吐能力。请用时空图 法证明这个结论的正确性。 解 :假设指令周期包含四个子过程:取指令(IF) 、指令译码(ID) 、进行运算(EX) 、结果写 回(WB) ,每个子过程称为过程段(Si) ,这样,一个流水线由一系列串连的过程段组成。在统一时 钟信号控制下,数据从一个过程段流向相邻的过程段。 S1 入→ IF S2 → ID S3 → EX S4 → WB 出 图 B18.4 图 B18.4(B)表示非流水 CPU 的时空图。由于上一条指令的四个子过程全部执行完毕后才能 开始下一条指令,因此每隔 4 个单位时间才有一个输出结果,即一条指令执行结束。 图 B18.4(C)表示非流水 CPU 的时空图。由于上一条指令与下一条指令的四个过程在时间上 可以重叠执行,因此,当流水线满载时,每一个单位时间就可以输出一个结果,即执行一条指令。 比较后发现: 流水 CPU 在八个单位时间中执行了 5 条指令, 而非流水 CPU 仅执行了 2 条指令, 因此流水 CPU 具有更强大的数据吞吐能力。 11、 (11 分)在流水处理中,把输入的任务分割为一系列子任务,并使各子任务在流水线的各个过程 段并发执行,从而使流水处理具有更强大的数据吞吐能力。请用定量分析法证明这个结论的正确性。 解:衡量并行处理器性能的一个有效参数是数据带宽(最大吞吐量) ,它定义为单位时间内可以 产生的最大运算结果个数。 设 P1 是有总延时 T1 的非流水处理器,故其带宽为 1/T1。又设 Pm 是相当于 P1 m 段流水处理 器延迟时间 Tr, Pm 的带宽为 1/ Tc+Tr) 如果 Pm 是将 P1 划分成相同延迟的若干段形成的, 故 ( 。 则 T1≈mTc 因此 P1 的带宽接近于 1/mTc,由此可见,当 mTcTc+Tr 满足时,Pm 比 P1 具有更 大的带宽。

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